VITANのブログ

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Vivado HLSのC/RTL Cosimulationが終わらない問題の解決法

Vivado HLSでC/RTL協調シミュレーションを行うときに、以下のようなWaringが出続けて永遠に終わらないことがある。

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シミュレーションの設定画面でsetup onlyにチェックを入れると、シミュレーションは実行されずにシミュレーションを実行するためのファイル群の用意だけが行われる。

これによってプロジェクトフォルダ内に ./sim/verilog/sim.bat というファイルが生成されるため、これをターミナルから直接実行すると正常に実行できる。

 

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参考:

https://forums.xilinx.com/t5/High-Level-Synthesis-HLS/C-RTL-Simulation-is-extremely-slow-if-it-is-working/m-p/786173/highlight/true#M9838